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網(wǎng)上常見的筆試題
模擬電路1、基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子)
2、平板電容公式(c=εs/4πkd)。(未知)
3、最基本的如三極管曲線特性。(未知)
4、描述反饋電路的概念，列舉他們的應(yīng)用。(仕蘭微電子)
5、負(fù)反饋種類(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋);負(fù)反
饋的優(yōu)點(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非
線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用)(未知)
6、放大電路的頻率補償?shù)哪康氖鞘裁矗心男┓椒?(仕蘭微電子)
7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。(未知)
8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。(凹凸)
9、基本放大電路種類(電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器)，優(yōu)缺
點，特別是廣泛采用差分結(jié)構(gòu)的原因。(未知)
10、給出一差分電路，告訴其輸出電壓y+和y-,求共模分量和差模分量。(未知)
11、畫差放的兩個輸入管。(凹凸)
12、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的
運放電路。(仕蘭微電子)
13、用運算放大器組成一個10倍的放大器。(未知)
14、給出一個簡單電路，讓你分析輸出電壓的特性(就是個積分電路)，并求輸出端某點
的 rise/fall時間。(infineon筆試試題)
15、電阻r和電容c串聯(lián)，輸入電壓為r和c之間的電壓，輸出電壓分別為c上電壓和r上電
壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾
波器。當(dāng)rc<
16、有源濾波器和無源濾波器的原理及區(qū)別?(新太硬件)
17、有一時域信號s=v0sin(2pif0t)+v1cos(2pif1t)+v2sin(2pif3t+90),當(dāng)其通過低通、
帶通、高通濾波器后的信號表示方式。(未知)
18、選擇電阻時要考慮什么?(東信筆試題)
19、在cmos電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用p管
還是n管，為什么?(仕蘭微電子)
20、給出多個mos管組成的電路求5個點的電壓。(infineon筆試試題)
21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述
其優(yōu)缺點。(仕蘭微電子)
22、畫電流偏置的產(chǎn)生電路，并解釋。(凹凸)
23、史密斯特電路,求回差電壓。(華為面試題)
24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機的,12分之一周期....)
(華為面試題)
25、lc正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。(仕蘭微電子)
26、vco是什么,什么參數(shù)(壓控振蕩器?) (華為面試題)
27、鎖相環(huán)有哪幾部分組成?(仕蘭微電子)
28、鎖相環(huán)電路組成，振蕩器(比如用d觸發(fā)器如何搭)。(未知)
29、求鎖相環(huán)的輸出頻率，給了一個鎖相環(huán)的結(jié)構(gòu)圖。(未知)
30、如果公司做高頻電子的，可能還要rf知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。(未
知)
31、一電源和一段傳輸線相連(長度為l,傳輸時間為t)，畫出終端處波形，考慮傳輸線
無損耗。給出電源電壓波形圖，要求繪制終端波形圖。(未知)
32、微波電路的匹配電阻。(未知)
33、dac和adc的實現(xiàn)各有哪些方法?(仕蘭微電子)
34、a/d電路組成、工作原理。(未知)
35、實際工作所需要的一些技術(shù)知識(面試容易問到)。如電路的低功耗，穩(wěn)定，高速如何
做到，調(diào)運放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過的東西具體問，肯
定會問得很細(xì)(所以別把什么都寫上，精通之類的詞也別用太多了)，這個東西各個人就
不一樣了，不好說什么了。(未知)
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數(shù)字電路
1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)
2、什么是同步邏輯和異步邏輯?(漢王筆試)
同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。
3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求?(漢王筆試)
線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用
oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應(yīng)加一個上拉電阻。
4、什么是setup 和holdup時間?(漢王筆試)
5、setup和holdup時間,區(qū)別.(南山之橋)
6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。(未知)
7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。(威盛via
2003.11.06 上海筆試試題)
setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)
器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上
升沿有效)t時間到達(dá)芯片，這個t就是建立時間-setup time.如不滿足setup time,這個
數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。
保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time
不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
建立時間(setup time)和保持時間(hold time)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信
號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如
果不滿足建立和保持時間的話，那么dff將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)
metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時
間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。
8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。(仕蘭微
電子)
9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)
在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致
叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決
方法：一是添加布爾式的消去項，二是在芯片外部加電容。
10、你知道那些常用邏輯電平?ttl與coms電平可以直接互連嗎?(漢王筆試)
常用邏輯電平：12v，5v，3.3v;ttl和cmos不可以直接互連，由于ttl是在0.3-3.6v之
間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接到cmos需
要在輸出端口加一上拉電阻接到5v或者12v。
11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞
穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平
上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無
用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。
12、ic設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。(南山之橋)
13、moore 與 meeley狀態(tài)機的特征。(南山之橋)
14、多時域設(shè)計中,如何處理信號跨時域。(南山之橋)
15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。(飛利浦-大唐筆試)
delay < period - setup – hold
16、時鐘周期為t,觸發(fā)器d1的建立時間最大為t1max，最小為t1min。組合邏輯電路最大延
遲為t2max,最小為t2min。問，觸發(fā)器d2的建立時間t3和保持時間應(yīng)滿足什么條件。(華
為)
17、給出某個一般時序電路的圖，有tsetup,tdelay,tck->q,還有 clock的delay,寫出決
定最大時鐘的因素，同時給出表達(dá)式。(威盛via 2003.11.06 上海筆試試題)
18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。(威盛via 2003.11.06 上海筆試試題)
19、一個四級的mux,其中第二級信號為關(guān)鍵信號如何改善timing。(威盛via
2003.11.06 上海筆試試題)
20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，
使得輸出依賴于關(guān)鍵路徑。(未知)
21、邏輯方面數(shù)字電路的卡諾圖化簡，時序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)
點)，全加器等等。(未知)
22、卡諾圖寫出邏輯表達(dá)使。(威盛via 2003.11.06 上海筆試試題)
23、化簡f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、please show the cmos inverter schmatic,layout and its cross sectionwith p-
well process.plot its transfer curve (vout-vin) and also explain the
operation region of pmos and nmos for each segment of the transfer curve? (威
盛筆試題circuit design-beijing-03.11.09)
25、to design a cmos invertor with balance rise and fall time,please define
the ration of channel width of pmos and nmos and explain?
26、為什么一個標(biāo)準(zhǔn)的倒相器中p管的寬長比要比n管的寬長比大?(仕蘭微電子)
27、用mos管搭出一個二輸入與非門。(揚智電子筆試)
28、please draw the transistor level schematic of a cmos 2 input and gate and
explain which input has faster response for output rising edge.(less delay
time)。(威盛筆試題circuit design-beijing-03.11.09)
29、畫出not,nand,nor的符號，真值表，還有transistor level的電路。(infineon筆
試)
30、畫出cmos的圖，畫出tow-to-one mux gate。(威盛via 2003.11.06 上海筆試試題)
31、用一個二選一mux和一個inv實現(xiàn)異或。(飛利浦-大唐筆試)
32、畫出y=a＊b+c的cmos電路圖。(科廣試題)
33、用邏輯們和cmos電路實現(xiàn)ab+cd。(飛利浦-大唐筆試)
34、畫出cmos電路的晶體管級電路圖，實現(xiàn)y=a＊b+c(d+e)。(仕蘭微電子)
35、利用4選1實現(xiàn)f(x,y,z)=xz+yz''。(未知)
36、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)(實際上就是化
簡)。
37、給出一個簡單的由多個not,nand,nor組成的原理圖，根據(jù)輸入波形畫出各點波形。
(infineon筆試)
38、為了實現(xiàn)邏輯(a xor b)or (c and d)，請選用以下邏輯中的一種，并說明為什
么?1)inv 2)and 3)or 4)nand 5)nor 6)xor 答案：nand(未知)
39、用與非門等設(shè)計全加法器。(華為)
40、給出兩個門電路讓你分析異同。(華為)
41、用簡單電路實現(xiàn)，當(dāng)a為輸入時，輸出b波形為…(仕蘭微電子)
42、a,b,c,d,e進(jìn)行投票，多數(shù)服從少數(shù)，輸出是f(也就是如果a,b,c,d,e中1的個數(shù)比0
多，那么f輸出為1，否則f為0)，用與非門實現(xiàn)，輸入數(shù)目沒有限制。(未知)
43、用波形表示d觸發(fā)器的功能。(揚智電子筆試)
44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。(揚智電子筆試)
45、用邏輯們畫出d觸發(fā)器。(威盛via 2003.11.06 上海筆試試題)
46、畫出dff的結(jié)構(gòu)圖,用verilog實現(xiàn)之。(威盛)
47、畫出一種cmos的d鎖存器的電路圖和版圖。(未知)
48、d觸發(fā)器和d鎖存器的區(qū)別。(新太硬件面試)
49、簡述latch和filp-flop的異同。(未知)
50、latch和dff的概念和區(qū)別。(未知)
51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。
(南山之橋)
52、用d觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。(華為)
53、請畫出用d觸發(fā)器實現(xiàn)2倍分頻的邏輯電路?(漢王筆試)
54、怎樣用d觸發(fā)器、與或非門組成二分頻電路?(東信筆試)
55、how many flip-flop circuits are needed to divide by 16? (intel) 16分頻?
56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出
carryout和next-stage. (未知)
57、用d觸發(fā)器做個4進(jìn)制的計數(shù)。(華為)
58、實現(xiàn)n位johnson counter,n=5。(南山之橋)
59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器，15進(jìn)制的呢?(仕蘭
微電子)
60、數(shù)字電路設(shè)計當(dāng)然必問verilog/vhdl，如設(shè)計計數(shù)器。(未知)
61、blocking nonblocking 賦值的區(qū)別。(南山之橋)
62、寫異步d觸發(fā)器的verilog module。(揚智電子筆試)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用d觸發(fā)器實現(xiàn)2倍分頻的verilog描述? (漢王筆試)
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器
件有哪些? b) 試用vhdl或verilog、able描述8位d觸發(fā)器邏輯。(漢王筆試)
pal，pld，cpld，fpga。
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
65、請用hdl描述四位的全加法器、5分頻電路。(仕蘭微電子)
66、用verilog或vhdl寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。(未知)
67、用verilog或vhdl寫一段代碼，實現(xiàn)消除一個glitch。(未知)
68、一個狀態(tài)機的題目用verilog實現(xiàn)(不過這個狀態(tài)機畫的實在比較差，很容易誤解
的)。(威盛via 2003.11.06 上海筆試試題)
69、描述一個交通信號燈的設(shè)計。(仕蘭微電子)
70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。(揚智電子筆試)
71、設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢
數(shù)。 (1)畫出fsm(有限狀態(tài)機);(2)用verilog編程，語法要符合fpga設(shè)計
的要求。(未知)
72、設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)
畫出fsm(有限狀態(tài)機);(2)用verilog編程，語法要符合fpga設(shè)計的要求;(3)設(shè)計
工程中可使用的工具及設(shè)計大致過程。(未知)
73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。(威盛)
74、用fsm實現(xiàn)101101的序列檢測模塊。(南山之橋)
a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。
例如a： 0001100110110100100110
b： 0000000000100100000000
請畫出state machine;請用rtl描述其state machine。(未知)
75、用verilog/vddl檢測stream中的特定字符串(分狀態(tài)用狀態(tài)機寫)。(飛利浦-大唐
筆試)
76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。(飛利浦-大唐筆試)
77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x
為4位二進(jìn)制整數(shù)輸入信號。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5v假
設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。(仕蘭微
電子)
78、sram，falsh memory，及dram的區(qū)別?(新太硬件面試)
79、給出單管dram的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9
-14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。(降低溫
度，增大電容存儲容量)(infineon筆試)
80、please draw schematic of a common sram cell with 6 transistors,point out
which nodes can store data and which node is word line control? (威盛筆試題
circuit design-beijing-03.11.09)
81、名詞:sram,ssram,sdram
名詞irq,bios,usb,vhdl,sdr
irq: interrupt request
bios: basic input output system
usb: universal serial bus
vhdl: vhic hardware description language
sdr: single data rate
壓控振蕩器的英文縮寫(vco)。
動態(tài)隨機存儲器的英文縮寫(dram)。
名詞解釋，無聊的外文縮寫罷了，比如pci、ecc、ddr、interrupt、pipeline、
irq,bios,usb,vhdl,vlsi vco(壓控振蕩器) ram (動態(tài)隨機存儲器)，fir iir dft(離散
傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡
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