某些公司的電子類筆試題基礎(chǔ)

　　1、fpga和asic的概念，他們的區(qū)別。

　　答：fpga是可編程asic。asic:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。

　　2、建立時(shí)間(setup time)與保持時(shí)間(hold time)意思?

　　答：建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)t時(shí)間到達(dá)芯片，這個(gè)t就是建立時(shí)間-setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 如果不滿足建立和保持時(shí)間的話，那么dff將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability(亞穩(wěn)態(tài))的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

　　3、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?

　　答：在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

　　4、同步電路和異步電路的區(qū)別是什么?

　　答：同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。

　　5、什么是nmos、pmos、cmos?什么是增強(qiáng)型、耗盡型?什么是pnp、npn?他們有什么差別?

　　答：mos場(chǎng)效應(yīng)管即金屬-氧化物-半導(dǎo)體型場(chǎng)效應(yīng)管，英文縮寫為mosfet(metal-oxide-semiconductor field-effect-transistor)，屬于絕緣柵型。其主要特點(diǎn)是在金屬柵極與溝道之間有一層二氧化硅絕緣層，因此具有很高的輸入電阻(最高可達(dá)1015ω)。它也分n溝道管和p溝道管，符號(hào)如圖1所示。通常是將襯底(基板)與源極s接在一起。根據(jù)導(dǎo)電方式的不同，mosfet又分增強(qiáng)型、耗盡型。所謂增強(qiáng)型是指：當(dāng)vgs=0時(shí)管子是呈截止?fàn)顟B(tài)，加上正確的vgs后，多數(shù)載流子被吸引到柵極，從而“增強(qiáng)”了該區(qū)域的載流子，形成導(dǎo)電溝道。耗盡型則是指，當(dāng)vgs=0時(shí)即形成溝道，加上正確的vgs時(shí)，能使多數(shù)載流子流出溝道，因而“耗盡”了載流子，使管子轉(zhuǎn)向截止。

　　pnp與npn的區(qū)別在表面上是以pn結(jié)的方向來(lái)定義的，實(shí)際上是以三極管的結(jié)構(gòu)材料來(lái)區(qū)分的。pnp是兩邊的棒料是鎵，中間的是硅。鎵是第三主族的元素，其核外為三個(gè)電子，硅是第四主族的元素，其核外有四個(gè)電子，這樣在兩個(gè)pn的方向上的順序是p-n-n的關(guān)系;相反npn是兩邊的材料是硅，中間的是鎵，形成的pn結(jié)順序?yàn)閚-p-n的關(guān)系。

　　順便說明：p的意思是在pn結(jié)上缺少電子，以空穴為主導(dǎo)電的材料，也叫p型材料;n的意思是在pn結(jié)上有多余的電子，以電子為主導(dǎo)電的材料，也叫n型材料。

　　突然找到一個(gè)別人整理好的版本：

　　1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)

　　異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、fifo或ram的讀寫控制信號(hào)脈沖，但它同時(shí)也用在時(shí)序電路中，此時(shí)它沒有統(tǒng)一的時(shí)鐘，狀態(tài)變化的時(shí)刻是不穩(wěn)定的，通常輸入信號(hào)只在電路處于穩(wěn)定狀態(tài)時(shí)才發(fā)生變化。也就是說一個(gè)時(shí)刻允許一個(gè)輸入發(fā)生變化，以避免輸入信號(hào)之間造成的競(jìng)爭(zhēng)冒險(xiǎn)。電路的穩(wěn)定需要有可靠的建立時(shí)間和持時(shí)間，待下面介紹。

　　同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘clk，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。比如d觸發(fā)器，當(dāng)上升延到來(lái)時(shí)，寄存器把d端的電平傳到q輸出端。

　　在同步電路設(shè)計(jì)中一般采用d觸發(fā)器，異步電路設(shè)計(jì)中一般采用latch。

　　2、什么是同步邏輯和異步邏輯?(漢王筆試)

　　同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

　　電路設(shè)計(jì)可分類為同步電路和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號(hào)使之同步。由于異步電路具有下列優(yōu)點(diǎn)—無(wú)時(shí)鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性—因此近年來(lái)對(duì)異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而intel pentium 4處理器設(shè)計(jì)，也開始采用異步電路設(shè)計(jì)。

　　異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、fifo或ram的讀寫控制信號(hào)脈沖，其邏輯輸出與任何時(shí)鐘信號(hào)都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘clk，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。

　　3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?(漢王筆試)

　　線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)(漏極或者集電極開路)，由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。(線或則是下拉電阻)

　　4、什么是setup 和holdup時(shí)間?(漢王筆試)

　　5、setup和holdup時(shí)間,區(qū)別.(南山之橋)

　　6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。(未知)

　　7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。(威盛via 2003.11.06 上海筆試試題)

　　時(shí)間(setup time)和保持時(shí)間(hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么dff將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

　　8、說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。(仕蘭微電子)

　　9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)

　　在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的(冗余)消去項(xiàng)，但是不能避免功能冒險(xiǎn)，二是在芯片外部加電容。三是增加選通電路

　　在組合邏輯中，由于多少輸入信號(hào)變化先后不同、信號(hào)傳輸?shù)穆窂讲煌�，或是各種器件延遲時(shí)間不同(這種現(xiàn)象稱為競(jìng)爭(zhēng))都有可能造成輸出波形產(chǎn)生不應(yīng)有的尖脈沖(俗稱毛刺)，這種現(xiàn)象成為冒險(xiǎn)。

　　10、你知道那些常用邏輯電平?ttl與coms電平可以直接互連嗎?(漢王筆試)

　　常用邏輯電平：ttl、cmos、lvttl、lvcmos、ecl(emitter coupled logic)、pecl(pseudo/positive emitter coupled logic)、lvds(low voltage differential signaling)、gtl(gunning transceiver logic)、btl(backplane transceiver logic)、etl(enhanced transceiver logic)、gtlp(gunning transceiver logic plus);rs232、rs422、rs485(12v，5v，3.3v);ttl和cmos不可以直接互連，由于ttl是在0.3-3.6v之間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接到cmos需要在輸出端口加一上拉電阻接到5v或者12v。

　　cmos的高低電平分別為:vih>=0.7vdd,vil<=0.3vdd;voh>=0.9vdd,vol<=0.1vdd.

　　ttl的為:vih>=2.0v,vil<=0.8v;voh>=2.4v,vol<=0.4v.

　　用cmos可直接驅(qū)動(dòng)ttl;加上拉電阻后,ttl可驅(qū)動(dòng)cmos.

　　1、當(dāng)ttl電路驅(qū)動(dòng)coms電路時(shí)，如果ttl電路輸出的高電平低于coms電路的最低高電平(一般為3.5v)，這時(shí)就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。

　　2、oc門電路必須加上拉電阻，以提高輸出的搞電平值。

　　3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。

　　4、在coms芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。

　　5、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。

　　6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

　　7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

　　上拉電阻阻值的選擇原則包括:

　　1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大;電阻大，電流小。

　　2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小;電阻小，電流大。

　　3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮

　　以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理

　　//oc門電路必須加上拉電阻，以提高輸出的搞電平值。

　　oc門電路要輸出“1”時(shí)才需要加上拉電阻不加根本就沒有高電平

　　在有時(shí)我們用oc門作驅(qū)動(dòng)(例如控制一個(gè)led)灌電流工作時(shí)就可以不加上拉電阻

　　oc門可以實(shí)現(xiàn)“線與”運(yùn)算

　　oc門就是 集電極開路輸出

　　總之加上拉電阻能夠提高驅(qū)動(dòng)能力。

　　什么是oc門?

　　oc門，又稱集電極開路(漏極開路)與非門門電路，open collector(open drain)。為什么引入oc門? 實(shí)際使用中,有時(shí)需要兩個(gè)或兩個(gè)以上與非門的輸出端連接在同一條導(dǎo)線上，將這些與非門上的數(shù)據(jù)(狀態(tài)電平)用同一條導(dǎo)線輸送出去。因此，需要一種新的與非門電路—oc門來(lái)實(shí)現(xiàn)“線與邏輯”。

　　oc門主要用于3個(gè)方面：

　　1、實(shí)現(xiàn)與或非邏輯，用做電平轉(zhuǎn)換，用做驅(qū)動(dòng)器。由于oc門電路的輸出管的集電極懸空，使用時(shí)需外接一個(gè)上拉電阻rp到電源vcc。oc門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅(qū)動(dòng)能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大;從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小。

　　2、線與邏輯，即兩個(gè)輸出端(包括兩個(gè)以上)直接互連就可以實(shí)現(xiàn)“and”的邏輯功能。在總線傳輸?shù)葘?shí)際應(yīng)用中需要多個(gè)門的輸出端并聯(lián)連接使用，而一般ttl門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻抗形成很大的短路電流(灌電流)，而燒壞器件。在硬件上，可用oc門或三態(tài)門(st門)來(lái)實(shí)現(xiàn)。 用oc門實(shí)現(xiàn)線與，應(yīng)同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。

　　3、 三態(tài)門(st門)主要用在應(yīng)用于多個(gè)門輸出共享數(shù)據(jù)總線，為避免多個(gè)門輸出同時(shí)占用數(shù)據(jù)總線，這些門的使能信號(hào)(en)中只允許有一個(gè)為有效電平(如高電平)，由于三態(tài)門的輸出是推拉式的低阻輸出，且不需接上拉(負(fù)載)電阻，所以開關(guān)速度比oc門快，常用三態(tài)門作為輸出緩沖器。

　　11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)?

　　亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。

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