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比亞迪面試筆試題目2015
1:將二進(jìn)碼轉(zhuǎn)換成HDB3碼，當(dāng)兩個取代節(jié)之間原始傳號碼的個數(shù)為奇數(shù)時，后邊取代節(jié)用。
A.B-00V-
B.B+00V+
C.000V
D.不能確定
2:對數(shù)字通信中再生中繼器的有關(guān)描述，不正確的是哪個?
A.放大和均衡信號
B.消除誤碼
C.消除噪聲積累
D.有誤碼積累
3:序列x(n)=R5(n)，其8點(diǎn)DFT記為X(k)，k=0,1,…,7，則X(0)為
A.2
B.3
C.4
D.5
4:設(shè)有變量VAR和標(biāo)號LAB，不正確的指令是
A.LEA AX，VAR
B.LEA AX，LAB
C.JMP NEAR PTR VAR
D.JMP SHORT LAB
5:MOV BX,OFFFEH
NEG BX
NOT BX
上述三條指令執(zhí)行后,BX中的內(nèi)容是
A.-1
B.-2
C.-3
D.-4
6:執(zhí)行1號DOS系統(tǒng)功能調(diào)用，從鍵盤輸入的字符值存放在( )寄存器中。
A.AL
B.BL
C.CL
D.DL
7:標(biāo)志信號的抽樣周期為
A.T(125μs)
B.2T
C.15T
D.16T
8:具有檢測誤碼能力的基帶傳輸碼型是
A.單極性歸零碼
B.HDB3碼
C.雙極性歸零碼
D.差分碼
9:設(shè)CF=1，實(shí)現(xiàn)AL內(nèi)容乘2的指令是
A.RCL AL，1
B.SAR AL，1
C.SHL AL，1
D.ROR AL，1
10:設(shè)AL中已有壓縮型BCD碼，為實(shí)現(xiàn)對AL的減1操作，可選用的指令序列是
A.DEC AL ;AAS
B.SBB AL，0; DAS
C.SUB AL，1 ;AAS
D.SUB AL，1 ; DAS
11:若一線性移不變系統(tǒng)當(dāng)輸入為x(n)=δ(n)時輸出為y(n)=R3(n)，則當(dāng)輸入為u(n)-u(n-2)時輸出為
A.R3(n)
B.R2(n)
C.R3(n)+R3(n-1)
D.R2(n)-R2(n-1)
12:異步復(fù)接二次群一幀中的插入碼有
A.4b
B.6b～7b
C.24b
D.最多28b
13:誤碼率與信噪比的關(guān)系為
A.成正比
B.成反比
C.與其平方成正比
D.與其平方成反比
14:不考慮某些旋轉(zhuǎn)因子的特殊性，一般一個基2 FFT算法的蝶形運(yùn)算所需的復(fù)數(shù)乘法及復(fù)數(shù)加法次數(shù)分別為( )。
A.1和2
B.1和1
C.2和1
D.2和2
15:A律13折線解碼器輸出的是
A.PAM樣值
B.解碼電平
C.模擬信號
D.編碼電平
16:匯編語言源程序，可以是
A.可以直接由機(jī)器執(zhí)行
B.必須由編譯程序生成目標(biāo)程序才能執(zhí)行
C.必須由解釋程序生成目標(biāo)程序才能執(zhí)行
D.必須由匯編程序匯編成目標(biāo)程序才能執(zhí)行
17:若nB≤f0≤(n+1)B,B=fm-f0，則在帶通型信號樣值序列的頻譜中，在原始信號頻帶(f0～fm)的低頻側(cè)，可能重疊的頻帶是。
A.n次下邊帶
B.n次上邊帶
C.(n+1)次下邊帶
D.(n+1)次上邊帶
18:用300～3400Hz的多頻信號對載波進(jìn)行調(diào)幅后得到DSB信號，其頻帶寬度為
A.300Hz
B.3400Hz
C.600Hz
D.6800Hz
19W 10H DUP (2 DUP(3)，300H)
上述定義的數(shù)據(jù)單元中，能構(gòu)成0303H字存儲單元的個數(shù)是
A.10H
B.20H
C.1EH
D.OFH
20:實(shí)序列的傅里葉變換必是( )。
A.共軛對稱函數(shù)
B.共軛反對稱函數(shù)
C.奇函數(shù)
D.偶函數(shù)
簡答題
21:請用方框圖描述一個你熟悉的實(shí)用數(shù)字信號處理系統(tǒng)，并做簡要的分析;如果沒有，也可以自己設(shè)計一個簡單的數(shù)字信號處理系統(tǒng)，并描述其功能及用途。
22:插入標(biāo)志碼的作用是什么?
23:壓控振蕩器的英文縮寫。
24:形成二次群一般采用什么方法?為什么?
25:為什么二次群的形成不采用PCM復(fù)用而用數(shù)字復(fù)接?
26:畫出PCM30/32路幀同步系統(tǒng)工作流程圖。
27:對于話音通信，產(chǎn)生折疊噪聲的后果是什么?
28:A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是如果A,B,C,D,E中1的個數(shù)比0多，那么F輸出為1，否則F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。
29:用與非門設(shè)計一組合電路，其輸入為三位二進(jìn)制數(shù)，當(dāng)輸入能被2或3整除時，輸出F=1，其余情況F=0。(設(shè)0能被任何數(shù)整除)
30:用verilog/vhdl寫一個fifo控制器包括空，滿，半滿信號。
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