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詳細(xì)解讀硬件處理器的生產(chǎn)技術(shù)
在過去的40多年，半導(dǎo)體工業(yè)的發(fā)展突破了一個又一個看似不可能跨越的瓶頸，神奇地遵循著摩爾定律，如今的半導(dǎo)體科技已經(jīng)達(dá)到了幾乎不可能為之的地步。而這一切都得益于生產(chǎn)技術(shù)的不斷進步，可以預(yù)見伴隨著處理器的發(fā)展，生產(chǎn)技術(shù)這種發(fā)展趨勢仍將持續(xù)下去。在小編眼里，Inetl、AMD之間的處理器頻率/性能的競爭，也伴隨著各自生產(chǎn)技術(shù)的競爭。
一、英特爾
現(xiàn)在我們先看一下英特爾的生產(chǎn)技術(shù)。今天這家公司所采用的主流生產(chǎn)技術(shù)是0.13微米制程(晶體管門長為60納米)，主要借助于2489埃波長的氪/氟紫外線(1埃=0.1納米，不過芯片核心關(guān)鍵部分采用1930埃波長的氪/氟紫外線)的蝕刻技術(shù)來完成的。蝕刻也稱為光刻，其主要是指利用一定波長的紫外透過掩膜后照射在硅晶元上，將掩膜上的電路圖像完整地復(fù)制到硅晶元上從而形成所需要的電路圖形的過程。
掩膜其實可以看作是CPU內(nèi)核電路圖的微縮“底片”，廠商事前先將一幅有著非常復(fù)雜設(shè)計模型的原圖縮小成極細(xì)微的蝕刻掩膜。蝕刻中最關(guān)鍵的地方就是此紫外線的波長，波長越短的紫外線干擾和衍射現(xiàn)象就越不明顯，晶體管就可以實現(xiàn)越小的線寬。
目前在CPU制造中主要是采用2489埃波長的氪/氟紫外線，主要應(yīng)用于0.18微米和0.13微米制程中，而目前英特爾是最新的0.09微米制程則采用了波長更短的1930埃的氬/氟紫外線。因此當(dāng)你聽見Pentium4采用0.13微米制程時，這意味著指Pentium4的晶體管尺寸最小可以做成0.13微米那么大，就是說這個加工廠在晶元上所能蝕刻的最小晶體管尺寸是0.13微米。
你將通�？匆�“蝕刻尺寸”和“晶體管尺寸”這兩個術(shù)語是可以交換使用的，因為在一塊集成電路上的最重要的特性就是晶體管。蝕刻尺寸越小，那么單個晶體管通道(也稱晶體管間的物理門長)就越小，從而可以騰出更多的空間來容納更多的晶體管。
我們現(xiàn)在仍不能說英特爾充分掌握300mm硅晶元生產(chǎn)技術(shù)(注：300mm就是硅晶元尺寸，即在半導(dǎo)體生產(chǎn)過程中硅晶元使用的直徑值)。你可能這樣想像，硅晶元尺寸越大越好，這樣每塊晶元能生產(chǎn)更多的芯片。然而，硅晶元有一個特性來限制制造商隨意增加硅晶元的尺寸，那就是在晶元生產(chǎn)過程中，離晶元中心越遠(yuǎn)就越容易出現(xiàn)壞點。因此從硅晶元中心向外擴展，壞點數(shù)是呈上升趨勢。
半導(dǎo)體生產(chǎn)商們也總是致力于在盡量大的晶元上控制壞點的數(shù)量，比如8086CPU制造時最初所使用的晶元尺寸是50mm，而現(xiàn)在英特爾已經(jīng)開始使用300mm尺寸硅晶元生產(chǎn)工廠生產(chǎn)新一代處理器。不過，英特爾目前其大多數(shù)工廠仍以然以200mm的硅晶元為主，而300mm硅晶元生產(chǎn)線主要用于0.09微米芯片之上。
面對如此多生產(chǎn)線，如果對所有設(shè)備重新升級改造，這意味著將需要花費很多費用和時間。因為一套特定的硅晶元生產(chǎn)設(shè)備所能生產(chǎn)的硅晶元尺寸是固定，因為對原設(shè)備進行改造來生產(chǎn)新尺寸的硅晶元而花費資金是相當(dāng)驚人的，這些費用幾乎可以建造一個新的生產(chǎn)工廠。這樣我們就無法隨心所欲地增大晶元尺寸。
不過采用300mm硅晶元有很顯明的優(yōu)點，可以降低生產(chǎn)成本。根據(jù)英特爾資料來看，相對于200mm晶元，芯片的生產(chǎn)量提高了2.25-2.5倍;而對于總體芯片產(chǎn)量而言，300mm晶元廠比200mm的高出了1.6-2.2倍，而兩者生產(chǎn)設(shè)備的維護費用相差無幾。這樣一來，如果采用300mm硅晶元生產(chǎn)線，芯片的平均成本將下降30%。
盡管如此，仍然有一些關(guān)鍵因素是與硅晶元尺寸大小無關(guān)的。目前處理器上，普遍采用六層的陰極真空噴射導(dǎo)體(sputteredconductors)，而它們都是由銅制成的。好像是從90年代早期開始，鋁就逐漸被放棄了。還有就是Intel的最新處理器使用的也還是FC-PGA封裝。在使用了0.09微米技術(shù)后，我們將在今后看到一些改變，不過不會那么明顯。Intel宣布他們將保持目前3/4的產(chǎn)品不變(即在300mm硅晶元上采用0.13微米技術(shù))。
晶體管的結(jié)構(gòu)也將有所改變。不過不是在數(shù)量上—晶體管門寬將從此前的60納米被縮小到50納米，因為門泄漏已經(jīng)成為采用0.13制程的處理器的發(fā)展障礙。(附注：CPU制造過程中晶體管本身存在的漏電問題。目前存在著兩種泄漏電流：首先是門泄漏，這是電子的一種自發(fā)運動，由負(fù)極的硅底板通過管道流向正極的門;其次是通過晶體管通道的硅底板進行的電子自發(fā)從負(fù)極流向正極的運動，這也被稱為亞閾泄漏。
這兩種泄漏電流都需要提高門電壓以及驅(qū)動電流來進行補償，這對CPU的能量消耗以及發(fā)熱量都有負(fù)面的影響。)除此之外，其它部分將沒有任何改變，他們直接取決于晶體管門寬的大小，而這也間接決定晶體管的速度和尺寸。為此，英特爾已經(jīng)開始在它的0.09微米生產(chǎn)線上引入了應(yīng)變硅技術(shù)(Strainedsilicon)和新的Low-k電介質(zhì)。
應(yīng)變硅屬于一種超薄的氧化物。該層氧化物達(dá)到了1.2納米厚度的極限它僅有通道的1/45，上面提到的2.3納米極限值，不過應(yīng)變硅的作用和目前使用的SiO2剛好相反。SIO2它是作為電子的屏蔽出現(xiàn)的，在其下的通道則是電子由發(fā)射端到接受端的路徑，電流越高，電子運動就越容易，速度也越快。
通道一般是用硅制成的，而如果使用應(yīng)變硅代替普通的硅來制造晶體管通道的話，格子里的原子將被分散在較遠(yuǎn)的距離、可以將原子拉長，那么電子在通過稀疏的原子格時遇到的阻抗就大大下降。Intel宣稱利用這種技術(shù)只需將Si原子拉長1%，就可以提高10~20%的電流速度，而成本只增加了2%。
此外在0.09微米制程背后還有一項技術(shù)值得我們留意的，那就是七層金屬底板制造技術(shù)，這可以在生產(chǎn)上億個晶體管的處理器時提供更高的靈活性，象Prescott。目前CPU中集成的晶體管數(shù)目已經(jīng)數(shù)以億計，廠商為了能在有限的CPU內(nèi)核空間中集成更多的晶體管往往使用一種三維的堆疊結(jié)構(gòu)，在0.13微米制程時代已經(jīng)有廠商使用了7層布線結(jié)構(gòu)。Intel在這場競賽中已經(jīng)是個落后者。到了0.09微米時代，Intel才剛剛采用7層布線結(jié)構(gòu)，同一時間IBM已經(jīng)宣布將會全面轉(zhuǎn)入8層布線結(jié)構(gòu)。
晶體管尺寸的縮小，意味著在相同空間的情況下，內(nèi)核可以容納更多的晶體管。因此用于連接各部分的金屬電路的重要性也開始凸現(xiàn)，在CPU中金屬電路的傳導(dǎo)能力甚至決定了CPU所能提供的最高速度。在0.09微米制程中，Intel將使用碳硅混合物取代目前的SiOF，從而提高了18%的互連效率。而且利用0.09微米技術(shù)，Intel已經(jīng)可以將一個6個晶體管的SRAM單元做在了1平方微米的面積中。
這樣一個52Mbit的10×11mm芯片就可以包含3.3億個晶體管，是Pentium4處理器的7倍。因此，即將Prescott處理器的L2緩存達(dá)到8MB，其內(nèi)核面積也僅只有4×4mm。而且采用理更先進的生產(chǎn)工藝可以降低單晶體管的功耗，增加處理器的頻率提升潛力。
這就是目前的英特爾,那么未來英特爾還將有什么值得我們期待的呢?首先,英特爾會最大限度地利用現(xiàn)有技術(shù)來榨干硅晶體管的最后一點油水。英特爾把它稱為Terahertz晶體管(Terahertz=1000GHz)。盡管利用目前的技術(shù)基英特爾可以生產(chǎn)出15納米晶體管，但擁有如此晶體管的芯片的耗電量和熱量是相當(dāng)驚人的，而且如何解決門泄漏也是一大難題。因此如果不對目前技術(shù)進行改進的話，Terahertz晶體管是不可能投入到實際應(yīng)用中來。
首先Terahertz晶體管要求使用不同的材料，因為他們決定晶體管的基本的特征。二氧化硅做為門和通道之間的絕緣層已經(jīng)不適合，而需要用到Intel稱為高k門電介質(zhì)(HighKgateDielectric)的材料。這種材料對電子泄漏的阻隔效果是SiO2的10000倍。第二關(guān)鍵是采用DST(depletedsubstratetransistor)的技術(shù)，這是英特爾為解決亞閾泄漏的問題所研發(fā)的技術(shù)。
Intel一直對SOI技術(shù)抱著懷疑的態(tài)度，認(rèn)為使用完全耗盡的通道沒有任何好處，過小晶體管通道寬度會大大增加制造難度，同時也因為發(fā)射端和接受端的距離減小會急劇提高外接晶體管的阻抗。這個DST技術(shù)通過一些改動來消除SOI技術(shù)的缺陷。這樣即使通道真的非常的短，利用DST技術(shù)也做了完全的貧化處理，完全在控制之下。驅(qū)動電流可以立即在門下通過，并不會電離在絕緣層下通道的任何部分。
另外，這樣也可以表現(xiàn)出虛擬通道增長的效果，從而體現(xiàn)出浮點晶體管的特性。不過DST技術(shù)也帶來一個問題，那就是會增加外接晶體管的阻抗，所以Intel不會讓通道的長度影響到DST晶體管上的漏極和接受端的長度。Intel通過降低關(guān)狀態(tài)電壓有效的將產(chǎn)品工作電壓降到了1.0V以下，并表示可以在2010年達(dá)到0.6V。
利用高k門電介質(zhì)和DST技術(shù)，使英特爾生產(chǎn)Terahertz晶體管成為可能，可以生產(chǎn)出大小為32納米(晶體管門寬為15納米,比流行感冒病毒還要小3倍)，工作電壓為0.75V電壓和頻率為1THz(1000GHz)的晶體管。但是英特爾在晶體管領(lǐng)域的創(chuàng)新技術(shù)并不僅僅只有這些，英特爾還提出了新一代晶體管架構(gòu)—三門晶體管。
傳統(tǒng)的晶體管架構(gòu)已經(jīng)在微電子學(xué)使用了將近35年：經(jīng)典的晶體管包括1個可以控制的電極和在它下面的電流順序通過的另外兩個電極。就這樣，晶體管架構(gòu)呈現(xiàn)出一種二維的狀態(tài)。
不過因為集成了眾多的晶體管，同時還有著多重的門和通道，因此在微電子學(xué)領(lǐng)域，處理器被定義為一種三維架構(gòu)。三門晶體管就是在單個晶體管內(nèi)集成三個通道。
三門晶體管就是在單個晶體管內(nèi)集成三個通道。從微觀上看，三門晶體管的門(gate)和發(fā)射器(emitter)和收集器被設(shè)置在了普通晶圓的表面，并且他們之間相互交叉。這樣就構(gòu)成了一種有趣的結(jié)構(gòu)：門電子束的截面是一個矩形，頂端和兩側(cè)都是門電極，這樣一來，三門晶體管就像是反轉(zhuǎn)的傳統(tǒng)晶體管樹立在了晶圓上。
傳統(tǒng)的晶體管架構(gòu)呈現(xiàn)是一種二維的狀態(tài)，包括1個可以控制的電極和在它下面的電流順序通過的另外兩個電極。普通晶體管只在頂端有一個門電極，也就需要更多的時間在通道上切換充電狀態(tài)以改變晶體管的開光狀態(tài)，同時也需要更高的電壓。
而通過三門晶體管技術(shù)，理論上只需要有幾束相同的電波我們就夠通過使用極限的電壓打開晶體管，幾乎同時門會被出現(xiàn)在所有電波上的電流所阻斷。所以通過晶體管的總共電流等于每個交叉點的電流的和。假設(shè)我們有6個輸出，其中三個發(fā)射器，三個接收器，那我們可以得到與普通晶體管相同的電流，但相同情況下所需要輸入的電壓量卻要低3倍。
或者相同的電壓可以驅(qū)動3倍于以前的電流，總體效率將提高20%，這便是三門晶體管的魅力所在。而且三門晶體管的高效性降低了對通道長度的要求，可以大大降低對生產(chǎn)技術(shù)的要求。不過這項技術(shù)目前還停留在實驗室階段，還沒有在Prescott上應(yīng)用，有望在2010年前開始實際應(yīng)用。
當(dāng)然，制造這樣小的晶體管當(dāng)然需要更為先進的蝕刻技術(shù)來支持。目前英特爾仍在使用舊的248納米設(shè)備來制造0.09微米的芯片，當(dāng)然有些關(guān)鍵部位是由193納米設(shè)備完成的(大約占20%)。在完成了向193納米設(shè)備的過渡之后，Intel就可以輕松一下了。這些設(shè)備可以一直用到65納米晶體管芯片的生產(chǎn)。
在此之后，EUV(ExtremeUltraviolet，極端遠(yuǎn)紫外光)光刻技術(shù)將開始發(fā)揮。EUV與傳統(tǒng)的紫外線蝕刻技術(shù)是一樣的，都是將激光通過掩膜，把掩膜上的電路圖轉(zhuǎn)移動晶圓之上，不過EUV設(shè)備使用的是13.4納米波長的激光，采用部分波長極短的電磁頻譜，因此能實現(xiàn)更小的蝕刻尺寸。Intel希望在2005年開始使用EUV技術(shù)，那個時候他們也將開始0.045微米制程的芯片生產(chǎn)了。
然而，在克服以上問題后，另一個問題又出現(xiàn)了：芯片封裝。如果沒有通過封裝就無法對內(nèi)核進行保護，就不能提供合適的電壓和及時將內(nèi)核的熱量散發(fā)掉，芯片也不能穩(wěn)定工作，芯片的性能也得不到完全發(fā)揮。針對這個問題，目前英特爾已經(jīng)找到了解決方案：BBUL封裝(BumplessBuild-UpLayer，無凸塊增層)，這是一種很有前景的封裝技術(shù)。
目前采用的FC-PGA封裝技術(shù)，微處理器內(nèi)核與封裝材料必須先分別制造的，然后通過微細(xì)錫球(tinysolderballs，由微細(xì)錫球組成的“凸點”成為封裝和芯片之間電流和機械的連通路徑)作為媒介焊接在一起，并從互連層部分引出信號傳輸針腳，然后再在外部封裝的PCB板上進行布線處理，這樣是一個非常復(fù)雜、細(xì)致的工作流程。
隨著微處理器運行速度指數(shù)級別的提高，芯片封裝中對凸點的材質(zhì)、數(shù)目和密度的要求越來越高，而且采用這種封裝的處理器核心硅芯片所產(chǎn)生的信號必須通過一個相對長的過程(F/C焊點、核心層和互連層)才能夠傳遞到外部封裝的針腳上、傳遞至電腦的其他部分上，寄生電感較大，因此大大限制了生產(chǎn)更高頻率的CPU。
相比之下，BBUL封裝的顯得更為先進。BBUL封裝的關(guān)鍵在于芯片直接放入封裝中，從而把組成一個處理器(如Pentium4)的6—7個金屬層減少大約3層，使處理器的厚度達(dá)到只有1mm。這樣處理器的高度被大大降低，封裝也輕了不少，并可以有效控制生產(chǎn)成本。Intel公司聲稱，利用這項新技術(shù)基本上可以把一個封裝包看作是圍繞著硅核“生長”起來的，避免了損害芯片效率的焊接過程以及影響硅核性能的溶化步驟。
而且所有的金屬互連層都位于底部，處于芯片和針腳之間，這里不再需要有機物，這樣數(shù)據(jù)的必經(jīng)之路縮短了，使得系統(tǒng)更加穩(wěn)定，新的封裝技術(shù)會幫助提高芯片的整體運算速度和性能。BBUL技術(shù)還有一個明顯的優(yōu)點：可以將處理器的寄生電感降低至少30%，這樣可以大大降低處理器能耗、有利于提升主頻速度。此外，BBUL封裝技術(shù)還能在同一封裝中支持多個處理器，因此服務(wù)器的處理器可以在一個封裝中有2個內(nèi)核，從而比獨立封裝的雙處理器獲得更高的運算速度。
與現(xiàn)有的封裝技術(shù)相比，BBUL盡管有諸多的優(yōu)點，但它要真正進入CPU封裝領(lǐng)域尚待時日，因為以目前的制造技術(shù)實現(xiàn)起來仍有一定的難度。Intel計劃在2005-2006年開始在商業(yè)上采用。
二、AMD
作為英特爾的老對手，無論是生產(chǎn)潛力上，還上在新技術(shù)開發(fā)上，AMD都要落后于Intel。這是一件很自然的事件，因為2個公司投資重點有很大的區(qū)別。AMD僅僅2個生產(chǎn)的處理器,而且其中之一的Fab25，還要同時兼顧生產(chǎn)閃存芯片。AMD公司所有的新處理器都由位于德國的德累斯頓(Dresden)的Fab30工廠生產(chǎn)。
在0.25微米時代，AMD與英特爾的處于相同水準(zhǔn)，不過在轉(zhuǎn)移到0.18制程時AMD開始落伍了。在感覺無法獨自應(yīng)付之后，AMD和摩托羅拉建立了戰(zhàn)略合作伙伴關(guān)系。摩托羅拉擁有很多先進技術(shù)，比如Apple電腦PowerPC的芯片HiPerMOS7(HiP7)就是摩托羅拉生產(chǎn)的。AMD在獲得授權(quán)后一下子就擁有了很多新技術(shù)，其中一部分比Intel的0.13微米生產(chǎn)技術(shù)更好。
首先，AMD獲取的許可技術(shù)對設(shè)備要求較低，僅僅要求248納米設(shè)備，這樣可以降低生產(chǎn)成本(這個點對AMD是最重要，這也是AMD處理器價格低廉的原因之一)。它也使得AMD可以很快步入量產(chǎn)化規(guī)模。不過象英特爾一樣，AMD仍在其產(chǎn)品關(guān)鍵的地方使用了193納米蝕刻技術(shù)。其次，HiP7技術(shù)的生產(chǎn)要求并不象英特爾的0.13微米制程那樣高：晶體管的通道長度僅僅需要80納米(而不是英特爾的70納米)，SIO2層的厚度僅僅是1.8/2.5納米(而英特爾則需要達(dá)到1.5/2.4納米)。
第三，HiP7可以達(dá)到9層銅制互連的水準(zhǔn)。最后，HiP7使得AMD在處理隔離晶體管之間互連的絕緣問題上具有兩個選擇：或是K值為3.7的氟化玻璃，或是使用K值小于3的低K值原料，即黑鉆石(而Intel使用的是K值為3.6的SiOF)。這一技術(shù)的影響很類似于處理器從鋁變?yōu)殂~的改變，這樣可以讓AMD使用低K值介電體來生產(chǎn)CPU，而Intel要在0.09微米制程上才會放棄SiOF。
現(xiàn)在，AMD正在準(zhǔn)備下一代生產(chǎn)技術(shù)—HiP8，這一技術(shù)將對抗的是Intel0.09微米的P1262。目前，AMD已經(jīng)做出了樣品，F(xiàn)ab30按照計劃將在2004年底開始使用HiP8。AMD又有機會領(lǐng)先Intel一步了。
而且AMD仍將在HiP8使用SOI技術(shù)。SOI(SilicononInsulator，絕緣層上覆硅)是廠商為解決亞閾泄漏的問題所推出的解決方案，AMD在0.13微米制程中就已經(jīng)采用了此技術(shù)。SOI的原理很簡單：晶體管通過一個更厚的絕緣層從硅晶元中分離出來，這樣做具有很多優(yōu)點。首先，利用SOI技術(shù)，晶體管“開”和“關(guān)”狀態(tài)的切換性能提高了，而且同時在速度不變的情況下，我們可以也可以降低閾值電壓或是同時提高性能和降低電壓。
舉個例子來說，如果閾值電壓保持不變，性能可以提高30%，那么如果我們將頻率保持不變而將注意力集中在節(jié)能性上，那么我們也可以節(jié)省大約50%的能量。此外，在晶體管本身可以處理各種錯誤時，通道的特性也變得容易預(yù)計了。但SOI技術(shù)也有不足之處，它必須減小晶體管漏極/源區(qū)域的深度，這將導(dǎo)致晶體管阻抗的升高，而且晶體管的成本也提高了10%。
針對SOI所帶來阻抗升高的缺點，AMD似乎已經(jīng)找到了解決方案：AMD計劃用高K值的金屬硅酸鹽絕緣材料渠道目前的二氧化硅，這樣將使得泄漏電流下降100倍，我們很快就講見到更快頻率的晶體管。新的晶體管將使得性能增加20%，同時還將降低泄漏電流和門極寬度。
此外，AMD正在準(zhǔn)備在未來處理器中使用SiGe技術(shù)(其實屬也于SOI技術(shù))來取代純粹的硅來作為驅(qū)動電流的通道，功效和Intel的應(yīng)變硅技術(shù)有些類似。使用此種技術(shù)這可以使粘結(jié)硅層做得更薄更均勻，其硅層厚度可達(dá)15納米水平，而且用這種方法分離圓片時，也可把它放回到外延系統(tǒng)的反應(yīng)室內(nèi)通人化學(xué)蒸氣進行原子級刻蝕，也能把硅去掉。AMD此技術(shù)似乎比Intel的應(yīng)變硅技術(shù)更具有優(yōu)勢：通過此技術(shù)，晶體管的硅晶格會根據(jù)下面的元素的晶格調(diào)整自己，并將延展一些，潛在的阻抗將會比普通的硅下降70%，而晶體管性能將提高35%。
當(dāng)然AMD也在考慮多門晶體管技術(shù)，不過AMD所推的是雙門晶體管技術(shù)，和Intel的三門晶體管不同，其沒有上方的控制電極。雙門晶體管的寬度大約為門極寬度的1/3，晶體管發(fā)送/接受電子束也要窄一些，但由于單個晶體管通道寬度大大減小對蝕刻技術(shù)提出了更高要求。但雙門晶體管相對于傳統(tǒng)的晶體管都有很多的優(yōu)勢，特別是它縮小了通道長度。
總的來說，在生產(chǎn)技術(shù)上，AMD未來有足夠的實力應(yīng)對來自英特爾的壓力。
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