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利用Verilog HDL實現(xiàn)基于FPGA的分頻方法

時間:2024-09-02 13:36:19 通信工程畢業(yè)論文 我要投稿
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利用Verilog HDL實現(xiàn)基于FPGA的分頻方法

全部作者: 許文建 陳洪波 李曉 第1作者單位: 中國礦業(yè)大學(xué)信電學(xué)院 論文摘要: 本文從實際應(yīng)用出發(fā),分別介紹了利用Verilog HDL硬件語言實現(xiàn)的整數(shù)和半整數(shù)分頻的通用方法。并在Quartus II軟件環(huán)境下,利用Altera 公司的ACEX1K系列器件進行了仿真和調(diào)試。 關(guān)鍵詞: Verilog HDL;分頻;FPGA (瀏覽全文) 發(fā)表日期: 2007年11月20日 同行評議:

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